TY - JOUR ID - TI - Run-Time Reconfigurable FFT Engine قابلة لإعادة التشكيل في زمن التنفيذ FFT ماكنة AU - Shefa A. Dawwd شفاء عبد الرحمن داوؤد AU - Ahmad F. Al-Allaf احمد فالح محمود العلاف PY - 2010 VL - 13 IS - 2 SP - 150 EP - 157 JO - Al-Nahrain Journal for Engineering Sciences مجلة النهرين للعلوم الهندسية SN - 25219154 25219162 AB - This paper develops a system level architecture for implementing a cost-efficient, FPGA-based real-time FFT engine. This approach considers both the hardware cost (in terms of FPGA resource requirements), and performance (in terms of throughput). These two dimensions are optimized based on using run time reconfiguration, double buffering technique and the “hardware virtualization” to reuse the available processing components. The system employs sixteen reconfigurable parallel FFT cores. Each core represents a 16 complex point parallel FFT processor, running in continuous real-time FFT engine. The architecture support transform length of 256 complex points, as a demonstrator to the idea design, using fixed-point arithmetic and has been developed using radix-4 architecture. The parallel Booth technique for realizing the complex multiplier (required in the basic butterfly operation) is chosen. That is to save a lot of hardware compared to other techniques. The simulation results that have been performed using VHDL modeling language and ModelSim software shows that the full design can be implemented using single FPGA platform requiring about 50,000 Slices.

في هذا البحث تم تطوير معمارية جديدة بمستوى النظام لماكنة FFT قليلة الكلفة لمعالجات الزمن الحقيقي باستخدام دوائر ال FPGA . التصميم المقترح يأخذ بنظر الاعتبار تحقيق اقل الكلفة (بدلالة متطلبات موارد ال FPGA ) واعلى انجاز (بدلالة ال throughput) وذلك من خلال استخدام خاصية اعادة التشكيل في زمن التنفيذ , خاصية الخزن المزدوج , وخاصية اعادة استخدام المكونات المادية لدوائر ال FPGA . المنظومة المقترحة تستخدم 16 وحدة FFT متوازية قابلة لاعادة التشكيل . كل من هذه الوحدات هي عبارة عن معالج FFT متوازي بطول 16 نقطة مركبة . لذا فأن المعمارية المقترحة تستطيع تنفيذ خوارزمية FFT بطول 256 نقطة مركبة والذي استخدم كمثال لتوضيح فكرة التصميم. ان خوارزمية FFT التي تم اعتمادها في هذا البحث تستخدم معمارية فراشة الاساس-4 وحسابات النقطة الثابتة. في هذا التصميم تم اختيار اسلوب بوث (Booth) المتوازية في بناء دوائر الضرب المركبة المطلوبة لانجاز عمليات الفراشة (وحدة البناء الاساسية لخوارزمية ال FFT ) والتي تختصر المكونات المادية المطلوبة لتصميم دوائر الضرب قياسا للاساليب الاخرى. لقد اشارت نتائج المحاكات التي تمت باستخدام لغة VHDL و برنامج Model Sim الى ان التصميم الكامل للمنظومة يتطلب بحدود 50000 وحدة (Slices) ويمكن تنفيذها في FPGA واحدة. ER -