research centers


Search results: Found 1

Listing 1 - 1 of 1
Sort by

Article
Development and Evaluation of two Memory Architectures for the Hardware Version of CNN Face Recognizer
تطوير وتقييم نموذجين من معماريات الذاكرة الخاصة بالنموذج المادي لمميز الوجوه المستخدم للشبكات العصبية اللافوفية

Authors: Shefa A. Dawwd شفاء عبدالرحمن داؤد --- Basil Sh. Mahmood باسل شكر محمود
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2008 Volume: 16 Issue: 3 Pages: 11-24
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract The design of the proposed Convolutional Neural Network (CNN) architecture for face image recognition takes the constraints on the bandwidth of the communications between memory and processor into the account. The coarse grained parallelism which performed in the bottom layer node's calculations is reduced in consequent manner until the calculation of one simple node in the upper layer is achieved sequentially. Two methods of segmentation are used to buffer the image data required for these parallel to sequential calculations from the image RAM to multi-port RAMs. A comparison between these two methods with respect to the whole number of RAM access required to generate the system recognition code is performed. A speedup of 44 is achieved when the hardware system is implemented with the using of the 1st method of segmentation as compared to a Pentium 4, 2.4 GHz sequential computer software implementation. While a speedup of 88 is achieved when the same hardware system is implemented but with the using of the 2nd segmentation method, compared to the same mentioned sequential computer.Keywords: convolution neural networks, parallel processing, memory architecture.

الخلاصة ان تصميم معمارية الشبكة العصبية اللافوفية المخصصة لمهام تمييز صور الوجوه اخذ هذه مشكلة الى ظهور مشكلة عدم توائم نقل المعلومات بين المعالج والذاكرة بعين الاعتبار.لقد اعتمد التصميم الاساس للمنظومة بكل وحداته على المعيار الذي ينصح باستخدام المعالجة الرقمية المتوازية في طبقات الشبكة الهرمية القريبة من الادخال وتقليل التوازي تدريجيا بالاقتراب من طبقة الاخراج. ولغرض تسريع الحسابات فقد تم تصميم وحدة ادخال وتقطيع المعلومات الصورية اللازمة للتنفيذ المتوازي/ المتوالي المعتمد على المعيار اعلاه بشكل كفوء وذلك اعتمادا على مبدأ الخزن الكاشي لمتجهات الادخال في مخازن FPGA متعددة المرافئ المسماة RAMs واللازمة لبدء الحسابات في المعالجات المتوازية.تم تصميم وحدة ادخال وتقطيع المعلومات الصورية بطريقتين, ثم اجريت مقارنة بين الطريقتين نسبة الى العدد الكلي لمرات الوصول الى الذاكرة واللازم لاكمال الحسابات اللازمة لانتاج شفرة تمييز كل صورة مطبقة على ادخال المنظومة. تم تقييم عمل منظومة الزمن الحقيقي المادية المنفذة من خلال مقارنة انجازها مع منظومة برمجية مصممة لنفس الغرض ومنفذة باستخدام حاسبة شخصية(,Pentium 4 2.4 GHz) . تم الحصول على تسارع بمقدار88 عند استخدام الطريقة الاولى مقارنةً مع تسارع بمقدار 44 تم الحصول عليه باستخدام الطريقة الثانية .

Listing 1 - 1 of 1
Sort by
Narrow your search

Resource type

article (1)


Language

English (1)


Year
From To Submit

2008 (1)