research centers


Search results: Found 4

Listing 1 - 4 of 4
Sort by

Article
Implementations Of 8x8 DCT And IDCT on Different FPGA Technologies Using the Modified Loeffler Algorithm

Author: N. H. Abbas
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2005 Volume: 11 Issue: 4 Pages: 707-714
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

In this paper the hardware implementations is investing of 8x8 Discrete Cosine Transform (DCT) and Inverse Discrete Cosine Transform (IDCT) on different Field Programmable Gate Array (FPGA) technologies using the modified Loeffler algorithm. The investigations involved simulations, and synthesis of Very High Speed Integrated Circuit Hardware Description Language (VHDL) code utilizing recent FPGA families of Xilinx, Altera, and Lucent. The paper achieving the most demanding real-time requirements of some standardized frame resolutions and rates. Synthesis results for 8-point DCT/IDCT implementations indicate operating frequencies of 50 MHz, 60 MHz, and 22 MHz for the investigated Xilinx, Altera and Lucent FPGA chips, respectively. These frequencies allow 2193 Source Input Format (SIF) and 100 High Definition Television (HDTV) frames to be processed by the Xilinx FPGA. The resulting frame processing rates for Lucent are 877 and 40 for SIF and HDTV, while for Altera they are 647 and 29, respectively. Results indicate that the investigated FPGA implementations would speed DCT based compression algorithms up to frame rates well above the real-time requirements of SIF, International Consulting Committee on Radio & Television (CCIR-TV) and HDTV frame formats.

في هذه المنشورة تم الاستقصاء عن البناء المادي لـ 8x8 تحويلة الجيب تمام المتقطعة (DCT) ومعكوسة تحويلة ألجيب تمام ألمتقطعة (DCT) في عدة تقنيات لترتيب بوابة برمجة المجال( (FPGAباستخدام خوارزمية Loeffler المحورة. الاستقصاء يتضمن التشبيه والتركيب لشفرة لغة وصف الكيان المادي ذات السرعة العالية جدا (VHDL) المستخدمة في ألآونة الاخيرة عن طريق عوائل ترتيب بوابة برمجة المجال (FPGA) من شركةLucent & Xilinx Altera . إن اغلب متطلبات الزمن الحقيقي (real-time) لبعض تصاميم الهياكل ومعدلاتها القياسي تم تحقيقها. نتائج ألتركيب لبناء 8 نقط تحويلة جتا المتقطعة (DCT) او معكوسها تبين انه ترددات العمل هي 50 ميغاهرتز و 22 ميغاهرتز، 60 ميغاهرتز و22 ميغاهرتز لقطع Lucent & , Altera , Xilinx ترتيب وابة المجال على التوالي. النتائج تبين انه استخدام الـ FPGA لبناء DCT & IDCT يسرع منه وكذلك الاقتراب يكون أكثر من تحقيق متطلبات الزمن الحقيقي لصيغة أدخال المصدر (SIF)، الجمعية الاستشارية الدولية للراديو والتلفزيون (CCIR-TV) والتلفزيون العالي التعريف (HDTV) من صيغ الهياكل.


Article
Implementation of FPGA-Based RISC for LNS Arithmetic by Software & Hardware

Author: N. H Abbas
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2006 Volume: 12 Issue: 1 Pages: 127-139
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

Field Programmable Gate Arrays (FPGAs) have some difficulty with implementation of floating – point operations. In particular, devoting the large number of slices needed by floating- point multipliers prohibit incorporating floating point into smaller, less expensive FPGAs. An alternative is the Logarithmic Number System (LNS) , where multiplication and division are easy and fast. LNS also have the advantage of lower power consumption than fixed point. The problem with LNS has been the implementation of addition . There are many price /performance tradeoffsin the LNS design space between pure software and specialized-high-speed hardware .This paper focuses on a compromise between these extremes. And on a small RISC core design ( loosely inspired by the popular ARM processor ) in which only 4 percent additional investment in FPGA resources beyond that required for the integer RISC core more than doubles the speed of LNS addition compared to a pure software approach . This approach shares resources in the data path of the non –LNS parts of the RISC so that the only significant cost is the decoding and control for the LNS instructions under consideration , are more cost effective than pure software and be as cost effective as more expensive LNS- FPGA implementations that attempt to maximize speed .

ترتيبات بوابة برمجة المجال (FPGAs) عندها بعض الصعوبة بتطبيق عمليات النقطة الطائفة . بصورة خاصة و يكرس عدد كبير للشرائح التي يحتاجها المضروبون فيهم للنقطة الطائفة ويحرم دمج النقطة الطائفة في ترتيبات بوابة برمجة المجال الى اصغر وأقل كلفة . خيار اخر هو نظام العدد اللوغارتيمي (LNS) حيث الضرب والقسمة تتمان بسهولة وبسرعة . نظام العدد اللوغارتيمي (LNS) له فائدة اخرى هي استهلاكه الواطئ للقدرة مقارنتا بالنقطة الطائفية . المشكلة مع نظام العدد اللوغارتيمي (LNS) وهذا النظام له فضاء تصحيحي بين البرامج الصافية واجهزة خاصة سريعة . هذه المنشورة تركز على المساومة بيتن النهايات اني كتبت عن RISC core الصغير في تصحيحي الخاص ( يعمل بشكل طليق بمعالج ARM شعبي ) الذي فيه استثمار 4% اضافي في مصادر ترتيب بوابة برمجة المجال عن المطلوبة لتصميم RiSC core حيث السرعة تتضاعف لجمع في نظامم العدد اللوغارتيمي ( LNS) مقارنة مع طريقة برنامج صافي . هذه الطريقة التي اخترناها نحصل فيها مشاركة بالمصادر في طريق البيانات لغير جزء من نظام العدد اللوغارتيمي RISC اذا ن الكلفة مهمة في فك الجفرة والسيطرة على ايعاز ال LNS في تجاربي الاولية اقترحت بناء LNS-FPGAs معتدل الذي هو اكثر فعالية للكلفة عنه عن البرنامج الصافي واذا مارفعنا الكلفة فانه سوف تحصل على سرعة اعلى .


Article
Direction Finding Using GHA Neural Networks
ايجاد الاتجاه باستخدام خوارزمية GHA مع الشبكات العصبية

Author: N. H. Abbas نزار هادي عباس
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2006 Volume: 2 Issue: 1 Pages: 70-77
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

This paper adapted the neural network for the estimating of the direction of arrival (DOA). It uses an unsupervised adaptive neural network with GHA algorithm to extract the principal components that in turn, are used by Capon method to estimate the DOA, where by the PCA neural network we take signal subspace only and use it in Capon (i.e. we will ignore the noise subspace, and take the signal subspace only).

في هذا البحث تم تصميم شبكة عصبية لإيجاد زاوية الوصول . حيث استعملنا الشبكة العصبية ذات التعليم الذاتي مع خوارزمية GHA لانتزاع المركبات الأساسية للإشارة المستلمة من قبل الهوائيات ذات الترتيب الدائري والتي بدورها تستخدم بطريقة كابون لإيجاد زاوية الوصول . حيث ان الشبكة العصبية أل PCA تاخذ جزء من فضاء الاشارة (الذي بدوره يستخدم بطريقة كابون) وتهمل فضاء الضوضاء.


Article
Comparison between FPGA Co-Processor &Tms320 C641x DSP Family in Implementing DIF FFT Algorithm

Authors: A.M.Ragib --- N.H.Abbas
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2005 Volume: 11 Issue: 3 Pages: 533-540
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

The Decimation in Frequency Fast Fourier Transform (DIF FFT) is a computationally intensive digital signal processing function widely used in application such as imaging and wireless communication .Historically, this has been a relatively difficult function to implement optimally in hardware, leading many software designers to use digital signal processors (DSPs) in soft implementations. Unfortunately, because of the function s computationally intensive nature, such an approach typically requires multiple DSPs within the system to support the processing requirements. This is costly from a device and board rcal – estate perspective as well as power intensive.Field –programmable gate array (FPGA) co-processors have become an extremely cost – effective means of off – loading computationally intensive algorithms to improve overall system performance while reducing development time, cost and risks. This paper will describe two DIF FFT implementation approaches, one implemented as an FPGA co –processor and the other using only an external TMS320C641X DSP Family. It will then examine the advantages and disadvantages of implementation perspectives.

محول فورير السريع مقسم التردد (DIF FFT) كثيرا" مايستخدم في تطبيقات معالج الاشارة الرقمية مثل التصوير والاتصالات اللاسلكية .تاريخيا تكون هكذا وظائف صعبة البناء بصورة مثلى ككيان مادي ،لذلك تقدم عدد من مصممي البرامج من اجل استخدام معالج الاشارة الرقمية في بناء بسيط. ولكن لسوء الخط ، بسبب كون الوظائف المراد بنائها حسابيا مركزة لذلك نحتاج الى عدة معالجات داخل نفس النظام من اجل تحقيق متطلبات المعالجة .وهذا الشى مكلف اضافة الى كونه يصرف قدرة اكثر .المعالج المساعد الذي يستخدم ترتيب بوابة برمجة المجال (FDGA Co-processor) يستخدم من اجل تحسين اداء النظام بصورة شاملة ويقلل من زمن المعالجة والكلفة والمحاطر .هذه المنشورة تصف طريقتين لبناء محول فورير السريع مقسم التردد( DIF FFT) الاولى باستخدام ترتيب بوابة برمجة المجال (FPGA) والثانية باستخدام معالج الاشارة الرقمية (TMS 320C641X DSP Family) وبعدها نختبر فوائد ومساوئ كلا الطريقتين من ناحية الأداء ، والكلفة ، صرف الطاقة وسهولة البناء.

Listing 1 - 4 of 4
Sort by
Narrow your search

Resource type

article (4)


Language

English (3)

Arabic and English (1)


Year
From To Submit

2006 (2)

2005 (2)