research centers


Search results: Found 5

Listing 1 - 5 of 5
Sort by

Article
Parallel Processing-Parallel Memory Approach for Super Fast Design of Future Microprocessor

Author: Yaakob Karomy. Hanna يعقوب كرومي حنا
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2013 Volume: 17 Issue: 1 Pages: 81-99
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The early design of the microprocessor (μP) used a single ALU with a single unit of memory. The development of the microprocessor design generates a multi-ALUs microprocessor that is a parallel processing with multi-units of memory.The parallel processing approach will increase the speed of the processing but this speed up is non-linear with increasing the number of processors that are used in the system (μP). However, the efficiency of the parallel processing is non-linear and depends on some factors such as the parallel processing type, the overall design, the programming approach and the applications, yet in general the parallel processing efficiency will decrease by the increase of the number of processors in the system. The history of the Intel μP’s will be used as an example to trace and analyze the growth of the μP. This tracing will disclose that the main future problem in the μP is the storage not the processing of the data. This problem is generated because the shared memory in the parallel processing will capture the processors in the system. The processor in this parallel processing system is not free to use the memory but it shares a single memory with other processors in this system.This paper propose a novel approach designing a parallel memory that gives the processors in the parallel processing system a higher freedom to use the memory and eventually increases the efficiency of each processor, that end result will increase the total speed of the parallel processing system because it will become a parallel processing parallel memory (PPPM) system.This approach will apply to the Intel processor P4, which will show that it is able to increase the speed of the P4 processor for more than four times. These results are used to propose a future design strategy as a first step to implement a super fast processor and then a super fast PC.The proposed processor is PPPM system with 256 ALUs, this processor is expected to enhance the strategy of the management and control units to become a successful super fast processor with speed up to 60 times over the Intel P4.

التصاميم الاولية للمعالجات الدقيقة استخدمت وحدة واحدة فقط من وحدات الحساب والمنطق (ALU ) مع ذاكرة واحدة. التطوير في تصميم المعالج الدقيق خلق معالجات دقيقة بعدة وحدات من الـ (ALU ) تعمل بصورة متوازية مع بعضها البعض مع استخدام عدة وحدات من الذاكرة (multi-units of memory ). طريقة المعالجة المتوازية تزيد من سرعة المعالجة ولكن هذه الزيادة لاتكون زيادة خطية مع الزيادة في عدد المعالجات المستخدمة في النظام. ان كفاءة نظام المعالجة المتوازية ليست خطية بسبب اعتمادها على عوامل اخرى مثل ، نوع المعالجة المتوازية، التصميم النهائي للنظام، نوع البرمجيات مع التطبيقات،لكن بصورة عامة ان كفاءة نظام المعاجة المتوازية تقل كلما ازداد عدد المعالجات في النظام. ان تاريخ تطور المعالجات من نوع (Intel) ستستخدم كمثال لبحث وتحليل نمووتطور المعالج الدقيق. هذا البحث سيكشف ان المشكلة المستقبلية الرئيسية في المعالج الدقيق ستكون في خزن المعلومات وليس في معالجتها. هذه المشكلة تظهر بسبب ان الذاكرة المشتركة في نظام المعالجة المتوازية ستحدد عمل المعالجات في النظام حيث ان المعالج في هذا النظام سيكون ليس حرا في استخدام الذاكرة ولكنه سيتقاسم تلك الذاكرة مع المعالجات الاخرى في النظام.البحث يقترح نهجا جديدا لتصميم الذاكرة المتوازية التي تعطي المعالجات في نظام المعالجة المتوازية حرية اكبر في استخدام الذاكرة مما يزيد من كفاءة كل معالج ، ونتيجة لذلك ستزداد السرعة الكلية للنظام بسبب نظام المعالجة المتوازية والذاكرة المتوازية (PPPM).هذا النهج سيطبق على المعالج الدقيق نوع ( Intel P4)، والذي سوف يزيد سرعة المعالج P4 لأكثر من أربع مرات. هذه النتائج تستخدم لاقتراح استراتيجية تصميم مستقبلية كخطوة أولى لتنفيذ معالج بسرعة فائقة ومن ثم حاسوب شخصي (PC) بمثل هذه السرعة.المعالج المقترح يستخدم نظام معالجة متوازية مع ذاكرة متوازية (PPPM) بـALUs 256 وحدة حساب ومنطق، ومن المتوقع ان هذا المعالج سيعزز استراتيجية وحدات الادارة والسيطرة لتصبح بنجاح معالج فائق السرعة تفوق سرعة معالج (Intel P4) بـ (60) مرة.


Article
A New Design Paradigm for a Parallel Uniform Block Distribution (UBD) Algorithm

Author: Mohammed Faiz Aboalmaaly
Journal: Journal of University of Babylon مجلة جامعة بابل ISSN: 19920652 23128135 Year: 2017 Volume: 25 Issue: 2 Pages: 818-829
Publisher: Babylon University جامعة بابل

Loading...
Loading...
Abstract

In several areas of parallelism, the novelty of parallel algorithms is formed by decomposing the algorithm’s sequence either on the basis of data or tasks without touching the internal peculiarity of the original algorithms (serial algorithm). Parallel hardware has experienced significant growth in recent years and is readily affordable, as for today; multicore hardware now exists in the vast majority of low-cost digital devices. At the same pace, parallel libraries have demonstrated a noticeable improvement and ease in utilisation. These facts play a vital role in significantly changing the way of designing an algorithm. In this paper, a new design paradigm for a parallel uniform block distribution (UBD) algorithm is proposed by taking advantage of the capability of the parallel libraries during the design phase of the parallel algorithm, rather than making parallelisation as an improvement stage. In particular, the main contribution of this work utilises a new mathematical calculation that uses the thread ID as a variable to explicitly decompose the data of a matrix (array) of one or multiple dimensions among several threads in parallel. Experimental results show a considerable speedup compared to the serial version of the algorithm and comparable results to the original OpenMP implementation.

في عدة مجالات من البرمجة بالتوازي، يتم تشكيل حداثة الخوارزميات المتوازية من خلال تحليل تسلسل خوارزمية إما على أساس البيانات أو المهام دون لمس الخصوصية الداخلية للخوارزميات الأصلية (الخوارزمية التسلسلية). شهدت الأجهزة متعددة النواة نموا كبيرا في السنوات الأخيرة، وبأسعار معقولة ، كما هي الأن. الأجهزة متعددة النوى موجودة الآن في الغالبية العظمى من الأجهزة الرقمية منخفضة التكلفة. على نفس الوتيرة، قد أثبتت المكتبات موازية تحسن ملحوظ وسهولة في الاستخدام. هذه الحقائق تلعب دورا حيويا في تغيير كبير في طريقة تصميم الخوارزمية. في هذه الورقة، يتم أقتراح نموذج تصميم جديد لخوارزمية موازية توزيع كتلة موحدة من خلال الاستفادة من قدرة المكتبات الموازية أثناء مرحلة تصميم خوارزمية موازية، بدلا من جعل البرمجة بالتوازي كمرحلة التحسن. المساهمة الرئيسية لهذا العمل يتم عن طريق عملية حسابية رياضية جديد يستخدم معرف النواة كمتغير لتتحلل بشكل واضح ضمن بيانات المصفوفة (مجموعة) من بعد واحد أو متعددة الأبعاد. النتائج التجريبية للعمل يظهر تسريع كبير مقارنة مع الإصدار التسلسلي للخوارزمية وقابلة للمقارنة مع معيار المعالجة المتعددة المعروف.


Article
Proposal New Cache Coherence Protocol to Optimize CPU Time through Simulation Caches

Authors: Luma Fayeq Jalil --- Maha Abdulkareem .H. Al-Rawi --- Abeer Diaa Al-Nakshabandi
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2016 Volume: 34 Issue: 6 Part (B) Scientific Pages: 912-924
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

The cache coherence is the most important issue that rapidly affected the performance of a multicore processor as a result of increasing the number of cores on chip multiprocessors and the shared memory program that will be run on these processors. "Snoopy protocols" and "directory based protocols" are two types of protocols that are used to achieve coherence between caches. The main objective of these Protocols is to achieve consistency and validation of the data value in the caches of a multi core processor so that any reading of a memory address via any caches will returns the latest data written to that address.In this paper, a new protocol has been designed to solve a problem of a cache coherence that combines the two schemes of coherency: snooping and directory depending on the states of MESI protocol. The MESI protocol is a version of the snooping cache protocol which based on four (Modified, Exclusive, Shared, Invalid) states that a block in the cache memory can have. The proposed protocol has the same states of MESI protocol but the difference is in laying the directory inside a shared cache instead of main memory to make the processor more efficient by reducing the gap between fast CPU and slow main memory.


Article
Cache Coherence Protocol Design and Simulation Using IES (Invalid Exclusive read/write Shared) State
تصميم ومحاكاة بروتوكول الترابط في الذاكرةالمخبئية باستخدام حالات (غير صالح، حصري في القراءة والكتابة، مشترك)

Loading...
Loading...
Abstract

To improve the efficiency of a processor in recent multiprocessor systems to deal with data, cache memories are used to access data instead of main memory which reduces the latency of delay time. In such systems, when installing different caches in different processors in shared memory architecture, the difficulties appear when there is a need to maintain consistency between the cache memories of different processors. So, cache coherency protocol is very important in such kinds of system. MSI, MESI, MOSI, MOESI, etc. are the famous protocols to solve cache coherency problem.We have proposed in this research integrating two states of MESI's cache coherence protocol which are Exclusive and Modified, which responds to a request from reading and writing at the same time and that are exclusive to these requests. Also back to the main memory from one of the other processor that has a modified state is removed in using a proposed protocol when it is invalidated as a result of writing to that location that has the same address because in all cases it depends on the latest value written and if back to memory is used to protect data from loss; preprocessing steps to IES protocol is used to maintain and saving data in main memory when it evict from the cache. All of this leads to increased processor efficiency by reducing access to main memory.

في الانظمة الحديثة للمعالجات المتعددة تم استخدام الذواكر المخبئية بدلا من الذاكرة الرئيسة في حالة الوصول الى البيانات وذلك لتحسين كفاءة المعالج من خلال تقليل تأخيرالوصول الى البيانات. الا ان الصعوبة في هذه الانظمة والتي يتم فيها تنصيب مختلف الذواكر المخبئية في عدة معالجات التي تشترك بذاكرة واحدة تكمن في الحفاظ على التطابق بين ذاكرات الذواكر المخبئية ذات المعالجات المتعددة. ولهذا السبب من الضروري استخدام بروتوكول الترابط مابين الذواكر المخبيئة. ومن انواع البروتوكولات المشهورة لحل المشكلة التي تظهر عند الترابط مابين الذواكر المخبئية هي MOESI, MOSI, MESI, MSI. لقد اقترحنا في هذا البحث دمج حالتين من حالات بروتوكول ترابط الذواكر المخبئية ميسي والتي هي الحصرية والمعدلة والتي تستجيب لطلبات القراءة والكتابة في نفس الوقت والتي تعود حصرا لهذه الطلبات. وأيضا تم ازالة الرجوع الى الذاكرة الرئيسية باستخدام البروتوكول المقترح من احدى المعالجات التي تكون في حالة "معدلة" والتي تصبح في حالة "غير صالح" عند الكتابة من معالج اخر له نفس العنوان لانه في كل الاحوال يتم الاعتماد على القيمة الاخيرة التي يتم كتابتها واذا كان الرجوع الى الذاكرة يستخدم للحفاظ على البيانات من الضياع فانه باستخدام الخطوات المسبقة للبروتوكول المقترح يتم الاحتفاظ وخزن البيانات في الذاكرة الرئيسية عند خروجها من الذاكرة المخبئية. كل هذا يؤدي إلى زيادة كفاءة المعالج عن طريق الحد من الوصول إلى الذاكرة.


Article
Snooping protocol proposal to Improve Cache Performance via Reducing Memory Access Time
اقتراح بروتوكول الاستطلاع لتحسين أداء الذاكرة المخبئية عبر تقليل وقت وصول الذاكرة

Loading...
Loading...
Abstract

Cache design in multiprocessor systems usually involves maintaining data consistency between these processors that are achieved through implementation one of most important protocols used for this purpose which are snooping protocol and directory-based protocol. It also includes improved memory access time by reducing the time spent in three cases which are: miss rate, miss penalty and time to hit in the cache. Generally, there exist three critical attributes that have an impact on the performance of any coherence protocol in the cache which are low-latency cache-to-cache misses, bandwidths efficiency and scalability challenges. In this research, a new protocol has been proposed for coherent caches named PMOESI protocol. This protocol has the same states of a standard MOESI protocol but the difference is in adding a new state named Premier "P" and also an exclusive reference buffer is designed to be added to Level1 cache. The MOESI protocol is a version of the snooping coherence protocol which each block in the cache memory can have one of five (Modified, Owned, Exclusive, Shared, Invalid) states. From using the proposed protocol, the performance is enhanced as a result of reducing latency time in comparison with MOESI protocol. The reason behind this improvement is in using low latency cache to cache transfer to deliver the desired block instead of fetching this block from main memory for responding to request writing of remote processors.

تصميم الذاكرة المخبئية في أنظمة المعالجات المتعددة عادة يتضمن الحفاظ على تطابق البيانات ما بين تلك المعالجات والتي تتحقق من خلال تنفيذ احدى أهم البروتوكولات المستخدمة لهذا الغرض والتي هي بروتوكول الاستطلاع والبروتوكول القائم على الدليل. ويشمل أيضا تحسين وقت الوصول للذاكرة من خلال تقليل الوقت الذي يقضيه في الحالات الثلاث والتي هي: عند عدم وجود كتلة البيانات في الذاكرة المخبئية، عند جلب كتلة البيانات من اقل مستوى فيها تلك الكتلة مضافا اليها وقت تسليم تلك الكتلة الى المعالج وكذلك في حالة وجود كتلة البيانات في الذاكرة المخبئية. عموما توجد ثلاث من الصفات الحرجة التي يكون لها تأثير على أداء اي بروتوكول ترابط في الذكرة المخبئية والتي هي تقليل الوقت المستغرق مابين اصدار الطلب من قبل احدى الذواكر المخبئية وتلقي الاستجابة من اخرى وكفاءة الخط الناقل للبيانات ومدى قابلية استخدام عدد كبير من المعالجات. في هذا البحث، لقد تم اقتراح بروتوكول جديد وذلك لتحقيق تطابق الذاكرة المخبئية والذي يسمى بروتوكول PMOESI. هذا البروتوكول له نفس حالات البروتوكول القياسي MOESI ولكن يختلف باضافة حالة جديدة تسمى Premier "P" وبتصميم مخزن مرجعي للحالات الحصرية ليتم اضافته في المستوى الاول من الذاكرة المخبئية. بروتوكول MOESI هو احد انواع بروتوكول الاستطلاع واسم البروتوكول مشتق من من خمس حالات اللي تمتلكها اي كتلة في الذاكرة هذه الحالات هي معدلة، ممتلكة، حصرية، مشتركة، غير صالحة. من استخدام البروتوكول المقترح، لقد تم تحسين الكفاءة كتيجة في تقليل وقت الاستجابة مقارنة مع بروتوكول MOESI.السبب وراء هذا التحسين هو باستخدام الانتقال مابين الذواكر المخبئية لتسليم الكتلة المطلوبة بدلا عن جلب تلك الكتلة من

Listing 1 - 5 of 5
Sort by
Narrow your search

Resource type

article (5)


Language

English (3)

Arabic and English (1)


Year
From To Submit

2019 (1)

2017 (2)

2016 (1)

2013 (1)